T57 DDR5設計應該怎么做？【轉發(fā)】

2019-03-15 by:CAE仿真在線來源:互聯(lián)網(wǎng)

感覺DDR4還沒真正搞懂,DDR5就已經要來了,這就是我們所面對的生活,生命不息,學習不止……

就目前而言,DDR4支持3200 2DPC (2DIMM Per Channel)已經面臨很多挑戰(zhàn),而DDR5的速率將是從3200 Mb/s起步,直至6400 Mb/s, 同樣也是并行單端信號,同樣也要支持2DPC,那么,在DDR5的設計中,什么樣的技術可以在和DDR4拓撲結構類似的情況下,支持更高的速率呢?

DDR設計挑戰(zhàn)

SERDES通道是點對點(point-to-point)的拓撲結構, 信號從最左端的TX通過傳輸通道傳到最右端的RX,一般在終端會有很好的端接,而且不會有太多Stub的影響,對于整個通道的Loss也可以用低損耗的材料,EQ,Repeater等方式來很好的解決,而且差分信號對串擾的影響也會小很多。

而DDR是Muliti-Drop的拓撲結構,也就是經常所說的2DPC,對于Memory Down的拓撲結構,也就是把DRAM直接焊接在主板上的情況,CAC信號采用Fly-By的拓撲結構,會有更多的Load,那么,對于每一個DRAM來說,都會有從不同方向而來的信號反射,加之單端信號對串擾的抵抗力更差,對信號完整性的挑戰(zhàn)就要更高。

另外,一般而言,主板上的芯片控制器與內存相距不會太遠,以免造成占用過多PCB面積以及可能造成通訊上的遲延,所以, 相對于SERDES信號,DDR通常是短且具有反射性的(Short but Reflective)通道, 也就是說因為阻抗于不同分支間的變化、再加上各RX端不同的termination, 會使得信號不斷反射并形成很多的ISI干擾。

綜上所述,對于DDR來說,最主要的問題,不是Loss, 而是由于反射引起的ISI。DDR信號速率一般要比SERDES低很多,但是到了DDR5以后,速率也有了明顯提高,對于信號完整性設計來說,無疑具有更大的挑戰(zhàn)。

DDR5設計解決方案

目前來說,DDR5的很多規(guī)范還在定義當中,但是從主板PCB的設計角度來講,DDR5的設計和DDR4并無特別明顯的差異,也是采用并行總線的走線方式,同樣采用2 DIMM per channel的設計架構,所以主要的設計差異在芯片設計和內存條設計。

SERDES之所以可以支持很高的速率,有很多方面的原因,但其中很重要的一個因素是均衡的應用,CTLE,FFE,DFE等等均衡技術,對提升SERDES的信號質量都起到了非常重要的作用,那么,對于DDR5來說,它們同樣可以使用嗎?使用效果如何?

1. CTLE

CTLE主要通過增加信號中高頻分量的幅度來抵消通道的衰減,使整個互連通道的響應變得平坦,有時也會通過低頻段的衰減來進一步增強均衡能力。所以,CTLE對于長通道高衰減的SERDES會特別有效,但是相對來說,DDR對損耗并不敏感,而反射對它的影響更為明顯一些,所以可以預見,CTLE在DDR上的應用將不會像其在SERDES上普遍且廣泛。

2. DFE

DFE是一個非線性濾波器,該濾波器使用之前檢測到的符號來減去輸入信號流的ISI,DEF經常用于消除由于阻抗不匹配而導致的信號反射所引起的ISI,而且不會放大噪聲和Crosstalk,所以它可以應用在DDR上,但是DFE只能消除post-curson的部分。

3. FFE

FFE是通過調整FIR濾波器各個抽頭的系數(shù)來改變?yōu)V波器的頻響特性,可以通過不同的系數(shù)組合來適應無源通道的衰減特性,對信號做加權以期能減小不同UI所形成的ISI影響。所以FFE在一定程度上來講,對DDR也會有作用,但是FFE的tap及weight通常不能自適應,而且要消除ISI的影響,需要比較多的濾波器抽頭,所以在實際應用中有所限制。