答題 | 高速串行簡史（三）：并行通信之源同步方式

2017-05-15 by:CAE仿真在線來源:互聯(lián)網(wǎng)

高速串行簡史(三):并行通信之源同步方式

【文:周偉】

問

答

學習了并行通信方式,那么串行通信中的時鐘特點或優(yōu)缺點又有哪些呢?

最近的問題感覺不怎么接地氣,確實不怎么好回答,但能夠回答的絕對是鐵桿中的鐵桿哈!

串行通信中的時鐘又叫自同步,最大的特點就是兩個芯片之間傳輸?shù)臄?shù)據(jù)流中包含數(shù)據(jù)與時鐘。

優(yōu)點當然就是進一步減少了IO口的數(shù)量,提升了PCB的可利用空間,當然相應帶來的串擾、EMI等問題也得到了抑制。

另外就是解決了信號速率提升帶來的時序問題,信號對之間的等長就不是那么重要了,如PCIE等信號,關注最多的還是對內等長。

由于數(shù)據(jù)和時鐘一起在數(shù)據(jù)流中,過沖還是比較復雜的,簡單來說就是串化、解串和時鐘數(shù)據(jù)恢復,中間會帶來另外的電路及模塊開銷,

成本會較高。同時隨著速率的提升,在PCB設計上面就需要更加謹慎,對損耗及串擾、模態(tài)轉換的要求也較高。下一期的文章會詳細介紹串行時鐘相關的內容。

大家的回答基本上都能考慮到上面的一些關鍵點,所以對于鐵桿當然是不能太吝嗇,大家都是3分哈!

(以下內容選自網(wǎng)友答題)

1,串行時鐘的特點是時鐘沒有單獨的線路,而是在發(fā)送端嵌入數(shù)據(jù)里傳輸,在接收端恢復時鐘后采樣。 2,串行傳輸優(yōu)點,硬件接口簡單單板布線空間不緊張,線間的傳輸延遲,數(shù)據(jù)的建立保持時間裕量不再是重點考慮對象;串行采用低壓差差分傳輸,對于串擾等抗干擾能力強。 3,缺點,對于發(fā)生端參考時鐘抖動要求高,電源的紋波噪聲要求高,pll等也有一定要求,因此設計時這些參數(shù)要關注;由于速率更高,傳輸線路的衰減和反射變得更為重要,對板材材質要求也更高;要求發(fā)送端芯片支持預加重、去加重,接收端芯片有均衡功能。相對并行總線,相同的帶寬下,傳輸?shù)念l率會更高。

@ hk

評分:3分

串行通信時鐘是隨路時鐘,一般時鐘是嵌入在數(shù)據(jù)中隨著數(shù)據(jù)一起發(fā)送,典型的是serdes這樣需要在pcs pma端進行預加重,編解碼,直流均衡等,然后解出時鐘。有點是可以大帶寬傳輸,抗干擾強,硬件簡單,成本小,但是機理復雜,需要算法實現(xiàn),功耗也是一個因素。帶寬太高會出現(xiàn)很多問題

@ zhl

評分:3分

優(yōu)點:發(fā)送接收各需要一對差分即可,不需要考慮時鐘和數(shù)據(jù)之間的skew、采樣點,只需要考慮一對差分的抖動和信號質量。缺點:采用高級通信編碼解碼模塊,成本高,速度快但信號質量不好優(yōu)化和測試

@ Ben

評分:3分

特點:1.采用點對點的傳輸結構,和低壓差分信號,具有高速傳輸能力和良好的抗干擾能力。2.數(shù)據(jù)在發(fā)送端和接收端采用8b/10b編碼,全雙工傳輸通道。優(yōu)點:1.總線數(shù)量減少,我們畫板走線有空間。2.時序管控簡單。3.對外界信號的干擾有較強的免疫力。4.有提升空間,新材料新工藝不斷涌現(xiàn)。缺點:1.速率加快,信號完整性問題更突出,如碼間干擾、走線和電路板損耗等。2.電路板設計成本和制造成本增加。

@ 山水江南

評分:3分

優(yōu)點是:1.時鐘通過編碼,“藏”在數(shù)據(jù)信號中,只需要考慮一對差分線,不需要擔心skew,只考慮jitter.缺點是:速率太快,需要高性能板材,高性能加串解串模塊,需要高速且昂貴的設備去測試,成本高。

@ 海鷗

評分:3分

特點是將時鐘信息嵌入數(shù)據(jù)碼中,再通過CDR電路進行提取。優(yōu)點是:減少了走線數(shù)量,降低了等長要求,減小了低頻抖動對信號采樣的影響。缺點是:增加了總線開銷,降低了數(shù)據(jù)傳輸率,增加了電路復雜度。

@ 大海象

評分:3分

高速串行信號的時鐘嵌入到數(shù)據(jù)中,一同通過串行鏈路傳輸。在接收端對時鐘進行恢復,并對數(shù)據(jù)進行采樣。為了避免連續(xù)的0和連續(xù)的1引起的碼間干擾,同時提高時鐘恢復的效果,通常都會使用8b10b編碼。因此,傳遞的數(shù)據(jù)中有效數(shù)據(jù)只占了80%,再除去一些控制信號,有效數(shù)據(jù)就更少了,這可以算是一個缺點吧。

@ 絕對零度

評分:3分

發(fā)送時鐘發(fā)送數(shù)據(jù)時,先將要發(fā)送的數(shù)據(jù)送入移位寄存器,然后在發(fā)送時鐘的控制下,將該并行數(shù)據(jù)逐位移位輸出。通常是在發(fā)送時鐘的下降沿將移位寄存器中的數(shù)據(jù)串行輸出,每個數(shù)據(jù)位的時間間隔由發(fā)送時鐘的周期來劃分。接收時鐘在接收串行數(shù)據(jù)時,接收時鐘的上升沿對接收數(shù)據(jù)采樣,進行數(shù)據(jù)位檢測,并將其移入接收器的移位寄存器中,最后組成并行數(shù)據(jù)輸出。

@ 涌

評分:3分

串行通信時鐘采用嵌入式時鐘,時鐘和數(shù)據(jù)信號一同傳輸,在接收端將數(shù)據(jù)與時鐘分離出來,這樣相比于并行總線的數(shù)據(jù)和時鐘的時序要求低。缺點就是,由于時鐘與數(shù)據(jù)一同傳輸,所以時鐘占用了一定的數(shù)據(jù)位,有效的數(shù)據(jù)將減少,對于串行通信的時鐘,一般都有參考時鐘,所以對于參考時鐘的,紋波以及時鐘穩(wěn)定性要求較高。并且,串行通信速率較高,對于信號完整性的問題較為突出。

@ 劉棟

評分:3分

串行通信中的時鐘,優(yōu)點如下:【1】、發(fā)送接收各需要一對差分即可,不需要考慮時鐘和數(shù)據(jù)之間的skew、采樣點,只需要考慮這對差分的抖動和信號質量;【2】、布局布線空間相對于并行通信較為寬裕;【3】、抗干擾能力強;【4】、相對于并行通信,傳輸速率會更高,缺點如下:【1】、由于傳輸速率更高,碼間干擾、反射、衰減、等信號完整性問題會更突出。【2】、需要性能更好的高速板材,不利于PCB降成本。

@ 龍鳳呈祥

評分:3分

常見的串行通信有同步串行通信和異步串行通信兩類。同步串行通信要求發(fā)送端既要傳輸數(shù)據(jù),又要傳輸同步時鐘,接收端通過該同步時鐘對數(shù)據(jù)采樣接收,而異步串行通信中發(fā)送端和接收端由各自的時鐘來控制數(shù)據(jù)的發(fā)送和接收,接收端采用高倍頻采樣時鐘對接收信號電平寬度判斷接收,或根據(jù)傳輸數(shù)據(jù)解析同步時鐘,實現(xiàn)對傳輸數(shù)據(jù)的同步接收。相對于同步串行通信,異步串行通信不需要傳輸同步時鐘,具有較好的抗干擾能力,尤其在通信端口有限或遠距離傳輸時能較好地節(jié)省資源。總之串行通信的優(yōu)點主要是走線數(shù)量少了,等長要求低了等等;缺點是速率提高后,信號完整性的要求高了,板材等的要求也高了,時鐘恢復等算法實現(xiàn)復雜度高了。

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