一個(gè)芯片從構(gòu)想到完成電路設(shè)計(jì)的過程是怎樣的？（多圖）

2016-11-03 by:CAE仿真在線來源:互聯(lián)網(wǎng)

如果只是科普/大流程的話, 從199X年硅片的制作流程就沒怎么變過, 唯一對(duì)芯片設(shè)計(jì)造成比較大的影響的是隨著MOS管變小增加的Design Rule

一個(gè)芯片從構(gòu)想到完成電路設(shè)計(jì)的過程是怎樣的?(多圖)

我來簡(jiǎn)單的說一下模擬電路和數(shù)字電路設(shè)計(jì)/制作方面的差別吧:

首先明確一點(diǎn): 所有的ASIC(Application-Specific Integrated Circuit), 也即應(yīng)用芯片, 都是有一個(gè)Design的目的, 如果是在工廠里就是乙方提的要求; 在PhD生涯里就是老板布置的活...

要成功通關(guān), 待我細(xì)細(xì)道來:

小怪. 數(shù)字電路電路圖
推薦武器: Verilog

數(shù)字電路一般用Verilog寫, 主要是因?yàn)榉奖?我才不告訴你我手動(dòng)壘Standard Cell呢) . 比如說CPU級(jí)別的芯片, 動(dòng)輒上億的MOS管, 就算一秒畫一個(gè), 不計(jì)連線時(shí)間, 你得畫38個(gè)月.

小怪: 數(shù)字電路仿真
推薦武器:VCS, MMSIM

寫完了Verilog, 就要跑數(shù)字仿真了. 一般會(huì)用到Synopsys 的VCS或者M(jìn)entor Graphics的MMSIM之類的.
這個(gè)仿真非?？? 因?yàn)槊恳粋€(gè)MOS管都被看成是開關(guān), 然后加上一些非常粗糙的模擬出來的延遲時(shí)間. 目的是看你寫出來的玩意能不能正常工作.

小怪. 模擬電路電路圖
推薦武器: Cadence (允許準(zhǔn)確擊打), SPICE(自由度高, 可長(zhǎng)可短)等

這個(gè)就比較復(fù)雜了. 因?yàn)槟M電路的自由度非常高! 比方說, 一個(gè)MOS管在數(shù)字電路條件下就是一個(gè)開關(guān), 但是在模擬電路里面, 根據(jù)柵極電壓和電路結(jié)構(gòu)不一樣, 分分鐘完成開路-大電阻-放大器-電流源-導(dǎo)通各種功能.
所以呢, 模擬電路基本就得手畫了.

小怪.模擬電路仿真
推薦武器: Spectre(精度最高), HSPICE, PSpice, HFSS等
最好跟打小怪.模擬電路電路圖小怪用一樣的武器.

模擬電路的仿真包括但不限于: 調(diào)節(jié)分壓, 仿真, 模擬工作點(diǎn)等... 而且千萬記住! 設(shè)計(jì)過程中, 精細(xì)(Swing <= 100 mV)的模擬電路要做噪聲分析! 不然各種地方的噪音分分鐘教你做人...

好, 現(xiàn)在假設(shè)我們有電路圖啦~

數(shù)字電路的電路圖長(zhǎng)這樣:

模擬電路的電路圖長(zhǎng)這樣:

下一步, 就是要把這些東西變成實(shí)實(shí)在在的電路:

小Boss.綜合電路:
推薦武器: Design Compiler (DC)

數(shù)字電路需要用到Design Compiler, Synopsys公司出的大殺器, 一招把Verilog轉(zhuǎn)成Verilog !
這一步叫做Synthesis (綜合).
綜合出來的電路也是Verilog格式, 但是長(zhǎng)這樣: